Referenzsysteme

Das Projekt Microblaze References (MB-Ref) beinhaltet fertig nutzbare FPGA Designs für verschiedene Evaluierungssysteme. Sie sind im Verzeichnis working-designs hinterlegt.

Die Designs liegen immer in zwei verschiedenen Ausbaustufen vor, einer Lite- und einer Full-Variante (Details siehe unten). Jedes Design wird für mehrere Xilinx ISE/EDK Versionen evaluiert und bei Bedarf auf neuere Versionen übertragen. Alle Designs basieren auf der jeweils aktuellsten MicroBlaze Implementierung wie sie von der zugrunde liegenden Xilinx ISE/EDK Version angeboten wird.

FPGA-Designs mit Multi-Core Implementierungen werden aktuell noch nicht unterstützt!

1. MicroBlaze Ausstattung: microblaze_0
   • 2kB Instruction Cache (line length 4)
   • 2kB Data Cache (line length 4)
   • MMU: virtual, full register access, 2 protection zones
   • Exception Handling
   • Barrel Shifter
   • Pattern Comparator
   • MSR Instruction
   • MUL32 Multiplicator
   • without Divider
   • without FPU
   • Debug: 1 PC breakpoint, without read/write watchpoints
   • PVR: full USER1 and USER2
2. Kernkomponenten für Betriebssysteme und Debugging:
   • 1 JTAG UART, only primary instance: mdm_0
   • 1 Interrupt Controller, only primary instance: xps_intc_0
   • 1 Timer (system tick), only primary instance: xps_timer_0
3. UART Leitungen:
   • only primary instance: xps_uart_0
   • XPS UART Lite
   • 115200 Baud (8N1)
   • interrupt source
4. Netzerk Leitungen:
   • only primary instance: xps_ether_0
   • XPS Ethernet Lite
   • Duplex Mode
   • MDIO support
   • without second Rx/TX buffer
   • interrupt source

1. MicroBlaze Ausstattung: microblaze_0
   • 16kB Instruction Cache (line length 8)
   • 16kB Data Cache (line length 4)
   • MMU: virtual, full register access, 2 protection zones
   • Exception Handling
   • Barrel Shifter
   • Pattern Comparator
   • MSR Instruction
   • MUL32 Multiplicator
   • Integer Divider
   • Basic FPU: no FLOAT ↔ INT, no SQRT
   • Debug: 1 PC breakpoint, without read/write watchpoints
   • PVR: full USER1 and USER2
2. Kernkomponenten für Betriebssysteme und Debugging:
   • 1 JTAG UART, only primary instance: mdm_0
   • 1 Interrupt Controller, only primary instance: xps_intc_0
   • 1 Timer (system tick), only primary instance: xps_timer_0
3. UART Leitungen:
   • only primary instance: xps_uart_0
   • XPS 16550 UART
   • interrupt source
4. Netzerk Leitungen:
   • only primary instance: xps_ether_0
   • XPS LL TEMAC
   • Duplex Mode
   • MDIO support
   • SDMA access
   • interrupt source

Alle FPGA Designs folgen den hier aufgestellten Entwurfsrichtlinien. Eine Ausnahme bildet das Design von Sensor-to-Image. Dieses wird komplett separat behandelt.

Jedes FPGA Design wird ausschließlich mit dem Xilinx Platfrom Studion (XPS) entwickelt. Eigene IP Cores müssen als eigenständiges Design entwickelt und in das FPGA Design im XPS integriert werden. Dazu kann der Create and Import Peripheral Wizard (CreateIP) aus dem Xilinx EDK oder gleich das Integrated Synthesis Environment (ISE) benutzt werden.

Ein Ansatz nur über ISE mit der Integration einer XPS Instanz für das Prozessorsystem ist zwar prinzipiell möglich, aber wird für ein Referenzsystem innerhalb von MB-Ref nicht zugelassen.

Jeder verbaute IP Core wird als eine Instanz von sich selbst in ein FPGA Design aufgenommen und kann dabei beliebig oft instantiiert werden. Der Name der im FPGA Design entstehenden Instanz wird vom Namen des zugrunde liegenden IP Core abgeleitet und um eine laufende Nummer beginnend bei 0 erweitert. Beispiel: Der IP Core des Zählerbausteins XPS Timer/Counter besitzt den Namen xps_timer. Somit wird die erste Instanz xps_timer_0 genannt. Die zweite Instanz erhält den Namen xps_timer_1, und so weiter.

Die hier zugeordneten Speicherbereiche entsprechen den generell für die jeweiligen IP Core Instanzen reservierten Speicherbereiche. Somit werden Cluster im Speicher gebildet, damit funktional gleiche bzw. ähnliche IP Core Instanzen an einer festen Stelle und nur dort im Speicher zu finden sind. IP Core Instanzen, die keinen Speicher benötigen, erhalten auch keine Zuordnung.

Folgende Namen sind bekannt und werden so benutzt:

Je nach Ausstattung der Evaluierungssysteme mit nicht flüchtigem Speicher (ROM) wird sich die Nutzung an der folgenden Grafik orientieren. Folgende Richtlinien sind immer einzuhalten:

• das ROM Ende liegt unabhängig von seiner Größe immer an der obersten 1 GB Speicheradresse 0xB000.0000 (top-down)
• in den letzten 512 MB befindet sich ein 2nd stage boot loader ab Adresse 0xAFF80.0000, in unserem Fall U-Boot
• am ROM Anfang wird immer Platz für die FPGA Konfigurationsdaten gehalten (redundant)